dc.contributor.advisor	Rozkovec Martin, Ing. Ph.D. :57232	cs
dc.contributor.author	Najman, Karel	cs
dc.contributor.referee	Ulman David, Bc. :68825	cs
dc.date.accessioned	2024-03-26T07:31:44Z
dc.date.available	2024-03-26T07:31:44Z
dc.date.committed	22.5.2023	cs
dc.date.defense	30.1.2024	cs
dc.date.issued	2024-01-30
dc.date.submitted	24.10.2022	cs
dc.description.abstract	Tato bakalářská práce se zabývá implementací ztrátové komprese na FPGA, konkrétně na vývojové desce ZedBoard. Práce začíná seznámením se vývojovými nástroji balíku Xilinx Vitis a pokročilými metodami ztrátové komprese, jako jsou diskrétní kosinová transformace, diskrétní vlnková transformace, kvantizace, RLE (Run-Length Encoding), Huffmanovo kódování. Na základě této teoretické analýzy je navrhnut implementovatelný postup ztrátové komprese, který je odvozen od standardu JPEG. Pro implementaci ztrátové komprese na FPGA je realizován výpočet 2D DCT (diskrétní kosinové transformace), který je klíčovým krokem pro získání frekvenční reprezentace obrazu. Dále je provedena kvantizace a cikcak uspořádání, které slouží k redukci dat a vytvoření spojitého toku. Procesory platformy ZedBoard, konkrétně ARM Cortex-A9, jsou využity k provádění RLE (Run-Length Encoding). Tento krok slouží k efektivní kompresi dat a minimalizaci jejich velikosti. Výsledná implementace dosahuje akceptovatelného kompresních výsledků při vysokém výpočetním výkonu. Výsledky experimentů potvrzují funkcionalitu a výkonnost navržené implementace a naznačují její potenciální využití pro praktické aplikace ve zpracování obrazových dat.	cs
dc.description.abstract	This bachelor's thesis deals with the implementation of lossy compression on FPGA, specifically on the ZedBoard development board. The work begins with an introduction to the development tools of the Xilinx Vitis software and advanced methods of lossy compression, such as discrete cosine transform, discrete wavelet transform, quantization, RLE (Run-Length Encoding), Huffman coding. Based on this theoretical analysis, an implementable lossy compression procedure is proposed, which is derived from the JPEG standard. To implement lossy compression on the FPGA, a 2D DCT (discrete cosine transform) calculation is implemented, which is a key step for obtaining the frequency representation of the image. Next, quantization and zigzag arrangement are performed, which serve to reduce data and create a continuous flow. ZedBoard platform processors, specifically ARM Cortex-A9, are used to perform RLE (Run-Length Encoding). This step serves to effectively compress the data and minimize its size. The resulting implementation achieves acceptable compression results at high computing power. The results of the experiments confirm the functionality and performance of the proposed implementation and indicate its potential use for practical applications in image data processing.	en
dc.format	47	cs
dc.identifier.uri	https://dspace.tul.cz/handle/15240/174837
dc.language.iso	CS	cs
dc.subject	ztrátová komprese obrazu	cs
dc.subject	FPGA	cs
dc.subject	VHDL	cs
dc.subject	knihovna fixed point package	cs
dc.subject	DCT	cs
dc.subject	diskrétní kosinová transformace kvantizace	cs
dc.subject	cikcak	cs
dc.subject	RLE	cs
dc.title	Akcelerátor ztrátové komprese na hradlovém poli	cs
dc.title	Lossy compression accelerator on an FPGA	en
dc.type	diplomová práce	cs
local.degree.abbreviation	Bakalářský	cs
local.identifier.author	M20000218	cs
local.identifier.stag	44602	cs

Akcelerátor ztrátové komprese na hradlovém poli

Files

Original bundle

Collections