dc.contributor.advisor	Rozkovec Martin, Ing. Ph.D. :57232	cs
dc.contributor.author	Körner, Jaroslav	cs
dc.contributor.referee	Kolář Milan, doc. Ing. CSc. :54736	cs
dc.date.accessioned	2023-12-08T09:32:51Z
dc.date.available	2023-12-08T09:32:51Z
dc.date.committed	22.5.2023	cs
dc.date.defense	20.6.2023	cs
dc.date.issued	2022-10-24
dc.date.submitted	24.10.2022	cs
dc.description.abstract	Tato bakalářská práce se zabývá návrhem jedno jádrového procesoru architektury RISC-V32I, tedy procesoru s 32 bitovou adresací paměti pracující nad datovým typem integer. Návrh byl omezen na neprivilegovaný instrukční soubor. Jádro procesoru je navrženo v jazyce VHDL. Tento návrh byl následně otestován pomocí simulace v prostředí Xilinx Vivado. Celková funkčnost je předvedena jednoduchým demonstračním programem spuštěným na desce Avnet ZedBoard.	cs
dc.description.abstract	This bachelor thesis deals with a design of a single-core processor of the RISC-V32I architecture, i.e. a processor with 32-bit memory addressing and working over the integer data type. The design was limited to unprivileged instruction set. The processor core is designed in the VHDL language. This finished design has been tested using simulation in Xilinx Vivado environment. The overall functionality is demonstrated by a simple demonstration program running on the Avnet ZedBoard.	en
dc.format	63 stran	cs
dc.identifier.uri	https://dspace.tul.cz/handle/15240/174403
dc.language.iso	CS	cs
dc.subject	bakalářská práce	cs
dc.subject	32-bitový mikroprocesor	cs
dc.subject	architektura instrukčního souboru RISC-V32I	cs
dc.subject	návrh hardwaru v jazyce VHDL	cs
dc.subject	programovatelné hradlové pole	cs
dc.title	Návrh jádra procesoru architektury RISC-V v FPGA	cs
dc.title	RISC-V architecture based processor core in an FPGA	en
dc.type	diplomová práce	cs
local.degree.abbreviation	Bakalářský	cs
local.identifier.author	M20000041	cs
local.identifier.stag	44612	cs

Návrh jádra procesoru architektury RISC-V v FPGA

Files

Original bundle

Collections